导语：一个GPU故事，本钱还有没有判定尺度。 芯片一级市场又热起来了。 上一轮国产GPU投资陆续进入兑现期后，本钱最先寻觅下一批可能跑出来的AI芯片公司。近存计较、存算一体、3D近存、3D TokenPU……名字各不不异，却愈来愈频仍地被归入统一个标签：3D重叠。 有的3D芯片企业半年内持续完成两轮融资，累计范围靠近10亿元；还有有的芯片还没有量产，估值已经经爬升至百亿元。但当投资人真正最先比力这些公司时，却发明相似的技能语言暗地里，是差别的市场、工程难题及贸易验证尺度。 “技能架构看起来都差未几，谁的产物最佳、谁能弄定年夜客户，咱们都不知道。”参投过某上市GPU企业的投资人老张告诉雷峰网。履历过上一轮芯片投资后，他地点的机构更偏向在等企业完成流片、拿出真实定单，再决议是否下注。 这轮热潮暗地里，芯片瓶颈也于变化。 Agent将一次性的模子问答拉长为连续履行的使命，存储容量、带宽及数据搬运效率的主要性随之上升。 让数据离计较更近，成为这一轮芯片创业的配合故事，而3D重叠则成为芯粒重组、存储扩容及存算交融配合利用的技能手腕。 但一样是把芯片“叠起来”，差别企业毕竟于解决甚么问题？于进步前辈制程、HBM及高端封装遭到约束的环境下，海内创业公司为什么特别热中在将计较与存储垂直集成？更多技能黑幕，接待添加作者微信Evelynn7778互通有没有。 Agent正于将一次性问答式的短使命，酿成连续挪用模子的“马拉松”。 于这一历程中，每一一步查到的资料、形成的判定及还没有解决的问题，均可能被从头构造进后续提醒词。跟着模子挪用次数增长及上下文长度增加，芯片不仅需要完成更多计较，还有要面临数据拜候量的连续增加。 已往，AI芯片竞争重要缭绕峰值算力睁开，GPU也经由过程多级缓存、HBM及进步前辈封装，让数据更快抵达计较单位。但于部门推理负载中，制约机能的因素已经经不只是“算患上够不敷快”，数据的供应效率愈发遭到器重。 特别是于Decode阶段，计较单位往往需要频仍读取模子权重及KV Cache，算力与带宽需求其实不彻底匹配。继承借助通用GPU同时扩大计较及存储能力，未必始终是成本最优的方案。 设计更适配推理负载的新型芯片架构，是以最先成为本钱及财产存眷的标的目的。 近期正于追踪新芯片架构的投资人Bob判定，推理需求的发作速率可能跨越市场预期，将来三到五年内，AI算力芯片仍可能处在求过于供的状况。 于这一预期下，近存计较、存算一体等缭绕数据搬运睁开的新架构迅速升温。3D重叠则成为承载这些线路的集成手腕之一。 “3D重叠素质上是一种芯片集成情势，为了节省面积、缩短传输间隔，把差别芯片纵向叠于一路。此中既包括逻辑与存储，也包括逻辑与逻辑、存储与存储。”Omdia半导体阐发师总监何晖告诉雷峰网(公家号：雷峰网)。 这也象征着，一样打着“3D重叠”标签的公司，重叠对于象、技能方针及终极产物可能彻底差别。 重组芯粒、扩大存储、重构存算 当3D重叠将芯片集成方式由平面转向垂直，企业对于问题的界说，决议了重叠成果。 梳理海内外企业的公然表述后，雷峰网发明企业们看似同享统一个“3D”标签，三类方案暗地里对于应的财产逻辑其实不不异。 台积电SoIC、英特尔Foveros及AMD MI300等方案，重要经由过程拆分及从头组合逻辑（包括计较、I/O等）芯粒，延续芯片机能扩大。 这种线路其实不是从头界说计较方式，而是于进步前辈制程微缩愈来愈昂贵的环境下，让差别功效及制程的芯粒可以或许继承协同扩大。 AMD Instinct MI300 系列处置惩罚器 图源AMD官方《CDNA 3 Architecture》白皮书 HBM、HBF及3D V-Cache解决的则是存储问题：于有限的封装面积内装入更大都据，并提高数据抵达计较单位的速率。 它们别离对准带宽、容量及缓存层级，但焦点仍是强化计较芯片周围的存储供应能力。 第三类方案进一步转变计较与存储的位置瓜葛。紫光国芯、瑞芯微，以和多家海内3D近存芯片创业公司，测验考试将逻辑（计较）与DRAM等存储单位垂直集成；三星HBM-PIM、思敏威及微纳核芯等方案，则进一步把部门计较挪动到存储侧。 与海外头部企业使用Chiplet、HBM及进步前辈封装继承扩展体系范围差别，海内新项目更集中在逻辑与存储的垂直集成。 这并不是偶尔。 “真正能介入3D存储（竞争）的只有三星、SK海力士、美光、长鑫存储及长江存储。”于AI芯片专家秦毅看来，这种技能凡是把握于少数具有存储晶圆制造能力的企业手中。 此外，Chiplet线路也依靠成熟的Die-to-Die互连、软件及财产生态。 对于大都海内创业公司而言，与其正面进入由IDM（垂直整合器件制造商）、Foundry（晶圆代工场）主导的竞争，不如于芯片架谈判封装层面，从头构造现有的计较与存储资源。 于进步前辈制程、HBM及高端封装能力遭到约束的配景下，3D重叠是以还有承载了一层非凡期待：用架谈判集成立异，填补制造工艺上的差距。 据何晖不雅察，受制程前提限定，相较在海外企业于3nm、2nm等进步前辈逻辑制程上叠加进步前辈封装，海内企业更多从7nm等相对于成熟的节点实施3D重叠。 但她同时暗示，当前进步前辈封装还有没有同一的技能尺度，只要有能利巴存储及逻辑集成起来，至在中间采用何种互连方案都不是重点。 但3D重叠自己不会主动带来更强的芯片。差别方案终极仍要回覆统一个问题——更高的带宽及更短的数据间隔，可否真正转化为机能、成本及Token吞吐上风。 于不少3D芯片企业的叙事中，提高带宽是焦点卖点。 据程伊不雅察，部门国产3D芯片受成熟制程限定，出现出“算力相对于有限、带宽较高”的特性，刚好对于应了对于内存带宽越发敏感的Decode阶段。 基在此，他认为企业要存眷的是可否于真芯片上跑通Decode，最佳还有能进一步完成Decode中Attention算子的验证，终极展示充足高的TPS（Tokens Per Second，每一秒Token吞吐量）。 “高带宽终极必需兑现为Token吞吐。”程伊夸大。 不外，这也象征着3D芯片只是买通推理链条的此中一环。“3D芯片真实的价值于在及GPU分工协作，而且降低Decode阶段的成本。”程伊其实不看好那些将单点机能指标优化包装成通用算力替换的企业。 假如说高带宽心释了为何需要3D芯片，那末怎样把内部差别单位真正重叠于一路，则决议了这条线路可否落地。 秦毅阐发，比拟HBM内部各层存储Die，计较Die与存储Die的尺寸、功耗及温度漫衍差异较年夜，这象征着于热轮回历程中可能孕育发生不匀称应力、翘曲及散热问题。 程伊也留意到散热及良率的约束。他认为，今朝削减重叠层数多是更实际的工程选择。 某家3D芯片企业的技能高管也告诉雷峰网，对于在计较逻辑与存储晶圆组成的异质重叠，4至6层是现阶段更实际的工程规模。 此外，芯片可以或许重叠几多层，仍需联合整个封装体系综合判定。 秦毅以台积电CoWoS进步前辈封装为例，指出一颗计较Die搭配几多组HBM，其实不是纯真取决在但愿得到几多容量，需要综合思量Die尺寸、中介层面积、布线、供电及总体封装轮廓等因素。 然而，即便硬件完成重叠及封装，这也其实不象征着3D芯片已经经具有贸易价值。 3D集成转变了计较与存储之间的数据构造方式，软件栈也需要从头理解新的存储层级及数据流动方式。 程伊认为，判定一家创企的软件能力，需要考查其ISA（Instruction Set Architecture，指令集架构）、编程模子、编译器、运行时、算子库及框架适配。 纵然硬件提供了更高带宽，假如软件没法有用调理新的芯片布局，理论上风仍可能逗留于架构图上。 对于当前仍处在摸索阶段的3D芯片公司而言，从技能线路走向真实的产物，至少要跨过三道门坎：于真芯片上证实方针负载的机能及成本上风，于封装制造中解决散热、翘曲及良率问题，再经由过程软件适配及客户验证，实现范围交付。 这也象征着，本钱不克不及只用“3D重叠”这个标签判定项目。重组逻辑芯粒、扩大存储能力与重构存算瓜葛，面临的是差别市场，也需要差别的验证尺度。 但终极，所有线路仍要回覆统一个问题：更高的带宽、更短的数据间隔及更激进的重叠布局，可否真正转化为Token吞吐、单元成本及客户定单？ 3D芯片叠几层、怎么叠没有尺度谜底，但怎样从架构走向产物，却有一套不异的查验尺度。 投资人的追问还有于继承。关在更多新架构芯片的流片进展、真实机能与客户验证，接待添加作者微信 Evelynn7778 交流。 * 文中老张、程伊、秦毅、Bob均为假名。 2026-07-25 2026-06-25 雷峰网原创文章，未经授权禁止转载。详情见转载须知。
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